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寄存器傳輸級的低功耗設計方法
閱讀：643 發布時間：2016-5-20
自集成電路問世以來，設計者在單個芯片上集成的晶體管的數量呈現出令人驚訝的增長速度。近30年，集成電路的發展一直遵循著“摩爾定律”：集成在芯片上的晶體管的數量每18個月就翻一番，芯片成本也相應下降。
在半導體工藝水平不斷進步的同時，以電池供電的手持設備和膝上電腦也迅速普及，系統的功耗有時已經成為系統設計首要考慮的因素，因此，低功耗設計成為發展移動系統必然要解決的問題。
集成電路的低功耗設計分為系統級、寄存器傳輸級、門級、電路級四個層次，而在這其中，寄存器傳輸級的低功耗設計對優化整個系統功耗的貢獻達到20%-50%，這是非常巨大的比例。因而，在寄存器傳輸級進行低功耗設計是非常值得，也是很有必要的。
集成電路中功耗的來源
目前，CMOS工藝在集成電路特別是數字IC中應用得很普遍。由于CMOS電路在輸入穩定的時候總有一個管子截止，所以它的靜態功耗在理想情況下應該是零，但這并不代表靜態功耗真的為零，實際上CMOS電路的靜態功耗就是指電路中的漏電流(這里不考慮亞閾值電流)。
CMOS電路功耗的主要來源是動態功耗，它由兩部分組成：開關電流和短路電流。所以，整個CMOS電路的功耗為：
P=P(Turn)+P(leakage)+P(short)
其中，P(Turn)是開關電流I(Turn)產生的動態功耗；P(short)是動態情況下P管和N管同時導通時的短路電流I(short)產生的動態功耗；而P(leakage) 是由擴散區和襯底之間的反向偏置漏電流I(leakage)產生的靜態功耗。如圖1所示。